● 电路板硬件设计需要耗时几天乃至数周，相比之下，从编写软件代码到观察其效果之间的时间延迟要短得多。对产品上市进程造成大限制的是其编码和测试生产率，而与其他因素关系不大。
● 软件更新是根据需要 "推送" 给客户，用以修补漏洞和改善现场使用性能。硬件更新则必需召回电路板进行返工。
● 他们可以在舒适的小隔间里通过记录的数据轻松地跟踪其代码的性能。性能瓶颈一下子就可以确定，因而能在未来实现快速改进。而在另一块场地上，硬件工程师们则是一连几天呆在实验室里，使用电压计和示波器探头弯腰驼背地的 "捣鼓" 各种电路板。
● 他们编写一组核心模块代码，随后针对不同的客户和市场需求进行相应的修改。定制的硬件则需要变更组件和物料清单 (BOM)，因而冒着设计产生分歧的风险。
电源系统设计师面临的挑战日益严峻
使问题更加严重的是，随着纳米级处理器 (ASIC、FPGA、微处理器、DSP) 的电源电压持续降低至目前的不足 1V，新式数字电路板的电源系统设计团队面临的挑战就更加严峻。负载点 (POL) 电源的容限要求日益严格，已接近 2% 至 3%，误差预算包括负载步进时的 DC 准确度、纹波和瞬态偏移。请注意，0.9V 电源的 3% 仅为 27mV。在电源电压下降、处理器中塞进更多内核的同时，功率电感电流值却在上升，甚至超过了 100A。在数百安培电流流经电源及地平面的情况下保持数十毫伏的准确度是一个严峻的 PDN (配电网络) 设计任务。与此同时，人们还在尽力提高处理能量的效率，以降低数据中心电费和冷却成本。随着电路板温度接近 100oC，服务器机箱也变得越来越热。设计周期越来越短，但是，视裕度测试结果的不同而不同，同时为了满足不同市场及客户的独特需求，设计方案在后一分钟仍然需要各种修改。对于有多个电源的电路板，排序一直是一种常见要求，但是这种要求变得越来越复杂了，因为电源数量多达 20 至 50 个，而且跨越了多种功率域。
迄今为止的解决方案
诸如排序、监控、监视和裕度调节等电源管理任务一直由一堆杂乱无章的组件完成，包括监察器、排序器、ADC、DAC、放大器和微控制器。使这些分立器件协调一致地工作占据了大部分设计时间。集成型解决方案源于具有用于裕度调节、ADC 监视和 EEPROM 故障记录之附加功能的监控器和排序器。但是这些器件在修整、裕度调节和监视方面的电压准确度欠佳。另外还有片内系统 (SoC) 器件，此类器件集成了许多独立的数字门和具有 ADC、DAC、比较器及 PWM 输出的逻辑电路。由于不具备任何的电源管理架构，因此即使面对基本的任务，这些器件也需要进行大量的编程，从而耗费长达数月的时间来完成设计和验证工作。
由于人们竭力推进电源系统的数字化管理，因此产生了各种数字电源解决方案，这些解决方案的 DC/DC 转换器环路采用了 ADC、数字补偿器和数字 PWM。由于这种采样系统固有的量化，数字环路在电源输出电压中产生了更大的噪声和纹波。而且，这类系统往往有较慢的瞬态响应、准确度欠佳甚至可能出现不规律、不可预期的运行表现。而另一方面，模拟环路速度更快、噪声更低、更可预测。管理多个电源时，需要对 POL 电源进行数字化配置以及与其进行数字化通信，但是电源环路本身依然可以保持是模拟的，这样就可以同时充分利用模拟和数字技术的优势。
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